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關于DSP電路板的布線和設計

2020年07月08日 11:41 ? 次閱讀

印制線路板PCB)提供電路元件和器件之間的電氣連接,是各種電子設備最基本的組成部分,它的性能直接關系到電子設備質量的好壞。

隨著電子技術的發展,各種電子產品經常在一起工作,它們之間的干擾越來越嚴重,所以電磁兼容問題成為一個電子系統能否正常工作的關鍵。

同樣,隨著PCB的密度越來越高,PCB設計的好壞對電路的干擾及抗干擾能力影響很大。要使電子電路獲得最佳性能,除了元器件的選擇和電路設計之外,良好的PCB布線在電磁兼容性中也是一個非常重要的因素。

隨著高速DSP技術的廣泛應用,相應的高速DSP的PCB設計就顯得十分重要。由于DSP是一個相當復雜、種類繁多并有許多分系統的數、?;旌舷到y,所以來自外部的電磁輻射以及內部元器件之間、分系統之間和各傳輸通道間的串擾對DSP及其數據信息所產生的干擾,已嚴重地威脅著其工作的穩定性、可靠性和安全性。

據統計,干擾引起的DSP事故占其總事故的90%左右。因此設計一個穩定、可靠的DSP系統,電磁兼容和抗干擾至關重要。

1、DSP的電磁干擾環境

電磁干擾的基本模型由電磁干擾源、耦合路徑和接收機3部分組成,如圖1所示。

關于DSP電路板的布線和設計

電磁干擾源包含微處理器、微控制器、靜電放電、瞬時功率執行元件等。隨著大量高速半導體器件的應用,其邊沿跳變速率非???,這種電路可以產生高達300 MHz的諧波干擾。耦合路徑可以分為空間輻射電磁波和導線傳導的電壓與電流。

噪聲被耦合到電路中的最簡單方式是通過導體的傳遞,例如,有一條導線在一個有噪聲的環境中經過,這條導線通過感應接收這個噪聲并且將其傳遞到電路的其他部分,所有的電子電路都可以接收傳送的電磁干擾。

例如,在數字電路中,臨界信號最容易受到電磁干擾的影響;模擬的低級放大器、控制電路和電源調整電路也容易受到噪聲的影響。

2、DSP電路板的布線和設計

良好的電路板布線在電磁兼容性中是一個非常重要的因素,一個拙劣的電路板布線和設計會產生很多電磁兼容問題,即使加上濾波器和其他元器件也不能解決這些問題。

正確的電路布線和設計應該達到如下3點要求:

(1)電路板上的各部分電路之間存在干擾,電路仍能正常工作;

(2)電路板對外的傳導發射和輻射發射盡可能低,達到有關標準要求;

(3)外部的傳導干擾和輻射干擾對電路板上的電路沒有影響。

2.1 元器件的布置

(1)元器件布置的首要問題是對元器件進行分組。元器件的分組原則有:按電壓不同分;按數字電路和模擬電路分;按高速和低速信號分和按電流大小分。一般情況下都按照電壓不同分或按數字電路與模擬電路分。

(2)所有的連接器都放在電路板的一側,盡量避免從兩側引出電纜。

(3)避免讓高速信號線靠近連接器。

(4)在元器件安排時應考慮盡可能縮短高速信號線,如時鐘線、數據線和地址線等。

2.2 地線和電源線的布置

地線布置的最終目的是為了最小化接地阻抗,以此減小從電路返回到電源之間的接地回路電勢,即減小電路從源端到目的端線路和地層形成的環路面積。

通常增加環路面積是由于地層隔縫引起的。如果地層上有縫隙,高速信號線的回流線就被迫要繞過隔縫,從而增大了高頻環路的面積,如圖2所示。

關于DSP電路板的布線和設計

圖2中高速線與芯片之間進行信號傳輸。

圖2(a)中沒有地層隔縫,根據“電流總是走阻抗最小的途徑”,此時環路面積最小。

圖2(b)中,有地層隔縫,此時地環路面積增大,這樣就產生如下后果:

增大向空間的輻射干擾,同時易受空間磁場的影響;

加大與板上其他電路產生磁場耦合的可能性;

由于環路電感加大,通過高速線輸出的信號容易產生振蕩;

環路電感上的高頻壓降構成共模輻射源,并通過外接電纜產生共模輻射。

通常地層上的隔縫不是在分地時、有意識地加上的,有時隔縫是因為板上的過孔過于接近而產生的,因此在PCB設計中應盡量避免該種情況發生。

電源線的布置要和地線結合起來考慮,以便構成特性阻抗盡可能小的供電線路。為了減小供電用線的特性阻抗,電源線和地線應該盡可能的粗,并且相互靠近,使供電回路面積減到最小,而且不同的供電環路不要相互重疊。

在集成芯片的電源腳和地腳之間要加高頻去耦電容,容量為0.01~0.1μF,而且為了進一步提高電源的去耦濾波的低頻特性,在電源引入端要加上1個高頻去耦電容和1個1~10μF的低頻濾波電容。

在多層電路板中,電源層和地層要放置在相鄰的層中,從而在整個電路板上產生一個大的PCB電容消除噪聲。

速度最快的關鍵信號和集成芯片應當布放在臨近地層一邊,非關鍵信號則布放在靠近電源層一邊。因為地層本身就是用來吸收和消除噪聲的,其本身幾乎是沒有噪聲的。

2.3 信號線的布置

不相容的信號線之間能產生耦合干擾,所以在信號線的布置上要把它們隔離,隔離時采取的措施有:

不相容信號線應相互遠離,不要平行,分布在不同層上的信號線走向應相互垂直,這樣可以減少線間的電場和磁場耦合干擾;

高速信號線特別是時鐘線要盡可能的短,必要時可在高速信號線兩邊加隔離地線;

信號線的布置最好根據信號流向順序安排,一個電路的輸入信號線不要再折回輸入信號線區域,因為輸入線與輸出線通常是不相容的。

當高速數字信號的傳輸延時時間Td》Tr(Tr為信號的脈沖上升時間)時,應考慮阻抗匹配問題。因為錯誤的終端阻抗匹配將會引起信號反饋和阻尼振蕩。

通常線路終端阻抗匹配的方法有串聯源端接法、并聯端接法、RC端接法、Thevenin端接法4種。

(1)串聯源端接法

關于DSP電路板的布線和設計

源端阻抗Zs和分布在傳輸線上的阻抗Zo之間,加上源端接電阻Rs,用來完成阻抗匹配,Rs還能吸收負載的反饋。

這里的Rs必須離源端盡可能的近,理論上應為Rs=Zo-Zs中的實數值。一般Rs取15~75Ω。

(2)并聯端接法

圖4為并聯端接電路。附加1個并聯端電阻Rp,這樣Rp與ZL并聯后就與Zo相匹配。這個方法需要源驅動電路來驅動一個較高的電流,能耗很高,所以在功耗小的系統中不適用。

關于DSP電路板的布線和設計

(3)RC端接法

圖5為RC端接電路。該方法類似于并聯端接電路,但引入了電容C1,此時R用于提供匹配Zo的阻抗。C1為R提供驅動電流并過濾掉從傳輸線到地的射頻能量。因此與并聯端接方法相比,RC端接電路需要的源驅動電流更少。R和C1的值由Zo,Tpd(環路傳輸延遲)和終端負載電容值Cd決定。時間為常數,RC=3Tpd,其中R∥ZL=Zo,C=C1∥Cd。

關于DSP電路板的布線和設計

(4)Thevenin端接法

圖6為Thevenin端接電路。該電路由上拉電阻R1和下拉電阻R2組成,這樣就使邏輯高和邏輯低與目標負載相符。

其中,R1和R2的值由R1∥R2=Zo決定,R1+R2+ZL的值要保證最大電流不能超過驅動電路容量。

關于DSP電路板的布線和設計

3、結語

本文通過對電子產品電磁環境的分析,確定高速DSP系統中產生干擾的主要原因,并針對這些原因,通過對高速DSP系統的多層板布局、器件布局以及PCB布線等方面進行分析,給出有效降低DSP系統的干擾、提高電磁兼容性能的措施。

從設計層次保證了高速DSP系統的有效性和可靠性。合理布局設計,減少噪聲,降低干擾,避開不必要的失誤,對系統性能的發揮起到不可低估的作用。
? ? ? ?責任編輯:pj

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