FPGA設計中有哪些基本問題學習課件詳細說明

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上傳日期: 2020-09-08

上 傳 者: 易水寒他上傳的所有資料

資料介紹

標簽:觸發器(831)PLD(176)fpga(11487)

  建立時間和保持時間建立時間( setup time)是指在觸發器時鐘信號上升沿到來以前,數據穩定不變的時間,如果建立時間不夠,數據將不能在這個時鐘上升沿被打入觸發器

  保持時間( hold TIme)是指在觸發器的時鐘信號上升沿到來以后,數據穩定不變的時間,如果保持時間不夠,數據同樣不能被打入觸發器。數據穩定傳輸必須滿足建立和保持時間的要求

  FPGA中的冒險現象

  ●信號在FGA器件內部通過連線和邏輯單元時,都有一定的延時。

  ●信號的高低電平轉換也需要一定的過渡時間。

  ●由于存在這兩方面因素,多路信號的電平值發生變化時,在信號變化的瞬間,組合邏輯的輸出有先后順序,并不是同時變化,往往會出現些不正確的尖峰信號,這些尖峰信號稱為“毛刺”。如果一個組合邏輯電路中有“毛刺”出現,就說明該電路存在“冒險”。

  ●(與分立元件不同,由于PLD內部不存在寄生電容電感,這些毛刺將被完整的保留并向下一級傳遞,因此毛刺現象在PLD、FPGA設計中尤為突出)

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